職位描述

1.主導(dǎo)芯片的SoC架構(gòu)設(shè)計(jì)，與軟件，硬件，算法一起實(shí)現(xiàn)芯片系統(tǒng)的優(yōu)化設(shè)計(jì)；

2.主導(dǎo)完成模塊級(jí)架構(gòu)設(shè)計(jì)，RTL實(shí)現(xiàn)、驗(yàn)證，參與芯片開發(fā)全流程；

3.主導(dǎo)芯片SOC級(jí)集成設(shè)計(jì)開發(fā)任務(wù)，集成驗(yàn)證、軟硬件協(xié)同驗(yàn)證環(huán)境建設(shè)；

4.負(fù)責(zé)芯片/子系統(tǒng)級(jí)綜合、形式驗(yàn)證、靜態(tài)時(shí)序分析，綜合網(wǎng)表交付；

5.負(fù)責(zé)解決芯片設(shè)計(jì)實(shí)現(xiàn)過(guò)程中的技術(shù)問(wèn)題，確保芯片保質(zhì)保量按時(shí)交付。

1.電子工程、微電子或相關(guān)專業(yè)；

2.具有本科5年以上/碩士6年以上工作經(jīng)驗(yàn)，4年以上SoC設(shè)計(jì)/綜合/形式驗(yàn)證/STA經(jīng)驗(yàn)，理解時(shí)序路徑，電路分析能力強(qiáng)；

3.熟悉ASIC設(shè)計(jì)流程，了解芯片制造、測(cè)試和應(yīng)用的概念和流程，熟悉復(fù)雜的數(shù)據(jù)通路與控制通路的邏輯設(shè)計(jì)、綜合和靜態(tài)時(shí)序分析；

4.熟悉Verilog、tcl、perl、python等語(yǔ)言，具有一定的RTL開發(fā)經(jīng)驗(yàn)，能夠根據(jù)需求制定規(guī)范；

5.有多次成功Tape-Out經(jīng)驗(yàn)，能承受項(xiàng)目按schedule交付的壓力并有較好的溝通協(xié)調(diào)能力；

6.熟悉SoC及軟硬件系統(tǒng)架構(gòu)、熟悉低功耗設(shè)計(jì)。